Cadence Design Systems (이하, Cadence)는 TSMC의 28nm (28nm HPM/ 28nm HP) 공정을 통해 DDR4 SDRAM 물리 레이어 (Phy)와 메모리 컨트롤러 디자인을 실리콘 상에 구현했다고 xbitlabs는 전했다.
Marc Greenberg Cadence 제품 분사 SoC 팀 리더는 첫 DDR4 메모리 컨트롤러와 물리 레이어를 고객들에게 제공할 수 있게 되어 기쁘며, 고객들에게 차세대 SoC 제품의 성능 향상과 전력 소모 감소, 위험요소를 줄여줄 것으로 기대된다고 전했다.
Cadence는 DDR4 표준을 기반으로 28nm 공정을 통해 DDR 물리 레이어와 컨트롤러를 다양한 버전으로 시도했다. 고속의 DDR4 물리 레이어가 포함되며, DDR3와 DDR3L 표준과 상호운영 및 차세대 컴퓨팅과 네트웍, 클라우드 컴퓨팅, 홈엔터테인먼트 장치들을 위해 데이터 전송률은 최대 DDR4-2400 스펙을 넘어설 것으로 알려졌다.
TSMC 28nm HPM 기술을 이용해 구현되는 실리콘은 전력소모는 줄고 디지털 모바일 물리 레이어 이행을 충족하며, DDR-1600과 DDR-1866 DDR3 표준, LPDDR2 스펙의 최대속도 이상을 지원할 것으로 예상된다.
Cadence의 SoC 제품의 디자인은 차세대 모바일 제품군에 보다 높은 속도와 저전력을 제공할 수 있을 것이라고 전했다.
DDR4 표준은 JEDEC에서 올해 말 공개될 것으로 예상되며, DDR3 이상의 성능과 전력 효율을 제공한다. DDR4 표준은 DDR3 장치와 비교해 메모리 용량이 2배, 동작 주파수도 50% 이상 향상, 전력소모도 bit 전송 당 40% 가량 낮아질 것으로 예상된다. |
