-삼성전자가 10나노미터(㎚)급 초미세 공정을 이용한 낸드플래시 반도체를 이르면 2012년 양산한다.
또 D램 반도체에서는 2014년께 10㎚ 공정을 활용한 제품을 선보일 계획인 것으로 확인됐다.
특히 반도체 전문가들이 30㎚ 공정을 D램 반도체의 한계로 지적했으나 문 전무는 수 나노까지 개발할 수 있다고
밝혀 관심이 집중된다.
문주태 삼성전자 전무는 3일 서울 코엑스에서 개막한 ‘세미콘코리아 2010’ 기조연설을 통해
“10㎚ 초미세공정을 위한 패터닝 기술 장벽이 점점 사라지고 있다”며
“낸드플래시의 경우 2012년께 10㎚ 공정을 활용한 제품이 선보일 수 있을 것”이라고 전망했다.
문 전무는 “D램의 경우 2014년께 버티컬 채널 트랜지스터(VCT) 기술을 통해 회로 집적도를 크게
향상시킬 수 있을 것”이라며 “극자외선(EUV) 패터닝 장비 상용화와 맞물려 초미세공정을 통한
반도체 고집적화에 새로운 차원이 열릴 것”이라고 전망했다. VCT 기술은 반도체 소자를 여러 겹의
수직으로 패터닝하는 기술로 공정 및 장비 개발이 한창이다.
문 전무는 낸드플래시의 경우 10㎚급 제품의 상용화 시기가 더 빠를 것이라고 전망했다.
그는 “낸드플래시의 경우 현재의 평면 셀 기술이 3차원 구조를 갖춘 셀 기술로 전환하면서
고집적 한계를 극복할 수 있을 것”이라며 “이르면 2012년 10㎚급의 제품이 출현할 것”이라고 말했다.
문 전무는 오는 2016년 경에는 수 나노급 낸드 플래시가 출시될 것으로 예측했다
