ÀÎÅÚ ÇÁ·Î±×·¡¸Óºí ¼Ö·ç¼Ç ±×·ìÀº R-ŸÀÏÀÌ ³»ÀåµÈ ÀÎÅÚ ¾ÖÁú·º½º® 7(Intel Agilex® 7)À» ¾ç»ê ¹× ÃâÇÏÇÑ´Ù°í 25ÀÏ ¹àÇû´Ù. ¾ÖÁú·º½º 7Àº FPGA ÃÖÃÊ·Î PCIe 5.0 ¹× ÄÄǻƮ ÀͽºÇÁ·¹½º ¸µÅ©(CXL) ±â´É°ú ÇØ´ç ÀÎÅÍÆäÀ̽º¸¦ Áö¿øÇÏ´Â ÇϵåIP(Hard IP)¸¦ Á¦°øÇÑ´Ù.
½Ã°£, ¿¹»ê, Àü·Â µî Á¦¾à»çÇ׿¡ Á÷¸éÇÑ µ¥ÀÌÅÍ ¼¾ÅÍ, Åë½Å, ±ÝÀ¶¼ºñ½º¸¦ ºñ·ÔÇÑ ¿©·¯ »ê¾÷ ºÐ¾ß¿¡¼´Â À¯¿¬ÇÏ°í ÇÁ·Î±×·¡¹Ö °¡´ÉÇϸç È¿À²ÀûÀÎ ¼Ö·ç¼ÇÀ¸·Î FPGA¸¦ ¼±ÅÃÇÏ°í ÀÖ´Ù. ±â¾÷Àº R-ŸÀÏÀÌ ³»ÀåµÈ ¾ÖÁú·º½º 7À» »ç¿ëÇØ ÃÖ°í ´ë¿ªÆø ÇÁ·Î¼¼¼ ÀÎÅÍÆäÀ̽º¸¦ °®Ãá 4¼¼´ë ÀÎÅÚ® Á¦¿Â® ½ºÄÉÀÏ·¯ºí ÇÁ·Î¼¼¼ °°Àº ÇÁ·Î¼¼¼¿Í FPGA¸¦ ¿øÈ°ÇÏ°Ô ¿¬°áÇÏ¿© Ÿ°Ù µ¥ÀÌÅÍ ¼¾ÅÍ ¹× °í¼º´É ÄÄÇ»Æà ¿öÅ©·Îµå¸¦ °¡¼ÓÈÇÒ ¼ö ÀÖ´Ù. ´õºÒ¾î, ¾ÖÁú·º½º 7ÀÇ ±¸¼º ¹× È®Àå °¡´ÉÇÑ ¾ÆÅ°ÅØó¸¦ ÅëÇØ Æ¯Á¤ ¿ä±¸»çÇ× ¹× Çϵå¿þ¾î ¼Óµµ¿¡ µû¶ó ¸ÂÃãÇü ±â¼úÀ» ´ë±Ô¸ð·Î ½Å¼ÓÇÏ°Ô ¹èÆ÷ÇØ Àüü ¼³°è ºñ¿ë°ú °³¹ß ÇÁ·Î¼¼½º¸¦ Àý°¨ÇÏ°í ½ÇÇà ¼Óµµ¸¦ ³ô¿© ÃÖÀûÀÇ µ¥ÀÌÅÍ ¼¾ÅÍ ¼º´ÉÀ» ´Þ¼ºÇÒ ¼ö ÀÖ´Ù.
R-ŸÀÏ ³»Àå ¾ÖÁú·º½º 7 FPGA´Â °æÀï»ç Á¦Ç° ´ëºñ 2¹è ºü¸¥ PCIe 5.0 ´ë¿ªÆø°ú Æ÷Æ®´ç 4¹è ³ôÀº CXL ´ë¿ªÆø µî ¼±µµÀûÀÎ ±â¼ú ¿ª·®À» Á¦°øÇÑ´Ù. ¸ÞŸ(Meta)¿Í ¹Ì½Ã°£ ´ëÇб³(University of Michigan)°¡ ¹ßÇ¥ÇÑ ¹é¼¿¡ µû¸£¸é 4¼¼´ë ÀÎÅÚ Á¦¿Â ½ºÄÉÀÏ·¯ºí ÇÁ·Î¼¼¼ ±â¹Ý ¼¹ö¿¡ CXL ¸Þ¸ð¸®°¡ žÀçµÈ FPGA¸¦ Ãß°¡ÇÏ°í µ¿½Ã¿¡ È¿À²ÀûÀÎ Åõ¸í ÆäÀÌÁö ¹èÄ¡(TPP: Transparent Page Placement)¸¦ »ç¿ëÇÒ °æ¿ì ¸®´ª½º ¼º´ÉÀÌ ÃÖ´ë 18% »ó½ÂÇÑ´Ù. ¶ÇÇÑ, À¯´ÏÆк긯½º(UnifabriX)´Â °í¼º´É ÄÄÇ»Æà ¿öÅ©·Îµå¸¦ À§ÇØ 2¹è ¸¹Àº 4¼¼´ë ÀÎÅÚ Á¦¿Â ½ºÄÉÀÏ·¯ºí ÇÁ·Î¼¼¼¸¦ »ç¿ëÇÏ¸é¼ HPCG º¥Ä¡¸¶Å© Á¡¼ö¸¦ 28% Çâ»óÇÏ´Â µî, ¿©·¯ º¥Ä¡¸¶Å©¿¡¼ CXL Áö¿ø ½º¸¶Æ® ¸Þ¸ð¸® ³ëµå¸¦ ½Ã¿¬Çß´Ù.
´õ ¸¹Àº Á¤º¸: Á¦Ç° ¹× ±¸¸Å¿¡ ´ëÇÑ ÀÚ¼¼ÇÑ ³»¿ëÀº ºí·Î±×¿¡¼ È®ÀÎÇÒ ¼ö ÀÖ´Ù.
|