지난 2008년 발표된 미국 Sandia 국가 실험실의 연구 결과에 따르면, 코어수가 늘어날수록 코어당 성능이 떨어지는 원인은 메모리 대역폭의 향상이 코어 수의 증가를 따라가지 못하기 때문인 것으로 분석됐다.
멀티코어 환경에서는 메모리 대역폭이 중요하다
특히 최근과 같이 멀티 코어 환경이 대중화되면서 메모리 대역폭으로 인한 성능 문제를 해결하기 위해 대중화된 듀얼 채널과 트리플 채널을 비롯해 쿼드 채널 지원이 언급되고 있다.
하지만 메모리 멀티 채널 구성은 그 채널 수 만큼 메모리 장착을 위한 DIMM이 필요하기에 공간적 제약을 받게 되며, 대역폭 또한 산술 급수적으로 증가하기에 멀티 코어 CPU 환경에서 요구되는 높은 대역폭을 위한 근본적인 해결책은 되기 어렵다.
마이크론이 선보인 HMC 프로토 타입의 데모 시스템
Micron은 이러한 메모리 대역폭 문제를 해결하기 위해 핫 칩 컨퍼런스(Hot Chips conference)에서 Hybrid Memory Cube(이하 HMC)의 프로토 타입을 발표(보드나라 뉴스 참조)했는데, 이번 기사에서는 Micron이 발표한 HMC 기술에 대해 좀 더 깊이 알아보도록 하겠다.
HMC, 3차원 공법으로 메모리 대역폭 문제 해결
마이크론이 메모리 대역폭을 확대하기 위해 도입한 HMC 기술을 간단히 요약하면 다이위에 DRAM을 적층, 데이터를 병렬 처리 함으로써 메모리 대역폭을 확대, 멀티 코어 CPU에서 다중 작업을 처리할 때 높아지는 데이터 처리 성능을 끌어올리게 된다.HMC는 로직 레이어(Logic Layer)위에 공동 구조의 DRAM을 다수 적층 시킨 후 각 DRAM 사이를 3DI & TSV(3D integration with through-silicon vias)의 3차원 패키지 공법으로 연결한다. 이 기술은 기존 와이어 본딩을 대체해 실리콘 웨이퍼에 구멍을 뚫어 전극을 형성하는 패키지 방식으로, 미세 공정에서 와이어 본딩으로 해결할 수 없는 고속 입출력 신호처리와 신호채널 수 확장등을 해결하는 대안으로 주목받고 있다.
3D EMC(Equipment and Materials Consortium)에 따르면 TSV 적용시 고주파 신호 손실을 방지하고, 전력소비를 70% 이상, 신호지연현상을 60% 이상 감소 시킬 수 있는 것으로 알려졌다.
현재는 CPU가 DRAM과 직접 연결해 복잡한 스케줄러와 순차 작업이 길어지고, 쓰기 작업시 재정렬 작업이 높아지는 등, 성능 향상에 어려움이 있지만, 마이크론 HMC은 각 DRAM의 구획을 조절하는 컨트롤러와 이를 통합 관리하는 자체 메모리 컨트롤러를 내장해 HMC 내부의 각 DRAM 레이어를 컨트롤 하기 위한 복잡한 스케쥴러 관리가 필요없어 현재보다 용량 및 성능 향상에 유리하다.
마이크론은 HMC의 이와 같은 병렬 구조를 통해 Logic Base와 적층된 DRAM 레이어간에 1Tb/s 이상의 대역폭을 지원하며, DDR3 SDRAM에서 대역폭의 최대 29% 수준만 활용이 가능했던 렌덤 리퀘스트 상황에서 HMC는 대역폭의 75%까지 활용이 가능하다고 밝히고 있다.
마이크론이 핫 칩 컨퍼런스에서 시연한 1세대 HMC 프로토 타입 메모리는 동작전압 1.2V에 DDR3 1333MHz보다 10배 이상, DDR4 2667MHz보다 6배 이상 높은 128GB/s의 대역폭을 제공하며, DDR3 1333MHz 모듈에 비해 대역폭당 소비전력은 16.7%, 실제 소비전력은 26.3% 수준으로 낮은 수치를 기록하고 있다.
즉, HMC는 각 DRAM 레이어간의 병렬 처리로 자체적인 성능을 향상시킬 수 있으며, 다수의 DRAM 레이어를 적층시킬수록 성능이 향상되므로 현재 공정을 이용해서도 성능 개선이 가능한 것이 장점이다. 실제로 핫 칩 컨퍼런스에서 마이크론이 시연한 포로토타입 HMC에는 1Gb 50nm DRAM 어레이와 90nm 로직이 사용되었다.
또한, HMC에는 RAS(Reliability, Availability, Serviceability) 기능이 내장되어 있어 구조 보정(Array repair)과 DRAM/Logic IO 인터페이스 보정외에도 에러 탐지와 수정을 위한 ECC, 커뮤니케이션 에러 탐지를 위한 Link IO를 지원한다.
반도체 컴포넌트 성능 향상을 위한 3차원 기술
공정 미세화에 기반한 반도체 집적도 및 성능 향상은 기존 아키텍처에서의 실제 제품으로의 구현 한계로 어느 순간 정체되는 모습을 보일 수밖에 없으며, 이러한 한계를 넘어서기 위한 방법 중 하나로 3DI-TSV가 적용되고 있다.
단일 웨이퍼 기반에서 구조를 입체화 한 3차원 패키지 공법인 TSV는 낸드 플래시의 경우 2005년 경부터 관련 기술이 발표되고 있으며, 삼성은 2010년 12월에 TSV 기술을 적용한 8GB DDR3 SDRAM 개발을 발표한 바 있다.
TSV와는 약간 개념이 다르지만 인텔은 아이비브릿지에 3D 트라이게이트(Tri-Gate) 기술을 적용할 예정이며, 22nm 3D 트라이게이트 트랜지스터는 인텔의 32nm 평면형 트랜지스터의 절반 이하의 전력으로 동일한 성능을 발휘한다고 알려져있다.
이번에 마이크론에서 발표한 HMC 또한 3DI-TSV를 응용한 기술로, 개념 자체가 완전히 새롭다고 할 수는 없지만, PC 환경이 멀티 코어화 되고 있는 상황에서 메모리 대역폭 문제를 해결하는데 단순히 메모리 멀티 채널을 구성하는 것보다 근본적인 대책으로 활용될 수 있다는 점에서 주목할 가치가 있다. |
