인텔과 마이크론 (Micron) 연합의 IMFT (Intel Micron Flash Technologies)는 최근 열린 Imec 기술 포럼을 통해 앞으로 시장을 주도할 3D 낸드 플래시에 대한 전략을 소개했다.
현재 낸드 플래시는 2D 구조로 이루어졌고 20nm급 공정을 통해 제조되고 있으나 이후 구조 및 용량, 성능 등을 위해 3D 스택 구조로 전환될 것으로 전망했다.
소식을 전한 expreview는 제조사들이 만들고 있는 3D 배열은 GAA (Gate-all-Arround) 구조를 이용해 기존 2D 셀 유닛을 수직으로 세운 것과 같은 구조로 개발될 것이며 2D 낸드 플래시는 앞으로 15nm와 10nm 공정 전환이 더 이루어질 것으로 예상했다. 이는 2D 낸드 플래시가 1-2세대 정도 미세공정을 통해 유지될 것이라는 것을 의미한다.
초기 3D 낸드 플래시는 15nm 공정을 이용할 것으로 예상했으며 16층 낸드 플래시 ICs로 제조 비용에 큰 혜택을 받기 어려울 것으로 보았으며 64 또는 32층 레이어를 이용할 가능해질 때 상황이 나아질 것으로 전망했다.
2012년 IMFT는 2012년도에 20nm 기반 128Gbit 낸드 플래시 메모리를 공개한 바 있고 마이크론 M500 SSD가 이를 이용했다. IMFT는 20nm 공정과 플로팅 게이트 (Floating Gate) High-K 메탈 게이트 (Metal Gate)를 이용해 기존 34nm와 25nm 공정의 랩 어라운드 (wrap-around) 셀을 대체할 것으로 알려졌다.
도시바 (Toshiba)는 3D 낸드 플래시 개발에 앞서나가고 있는데 지난해 말 p-BiCS (Pipe shaped Bit Cost Scalable) 기술을 이용해 50nm 수직 채널을 모아 제작한 16층 낸드 유닛을 발표한 바 있다. 도시바는 올해 샘플을 내놓고 2015년 양산에 들어갈 것으로 예상된다. |
