TSMC가 26회 테크놀로지 심포지움을 개최하며, 3nm 이상의 미세 공정화를 위한 내용을 발표했다.
tomshardware에 따르면 TSMC는 현재 7nm 공정을 이을 5nm 공정(N5)에 대해 EUV 기술 사용, 동일 전력에서 약 15%의 성능 개선, 동일 성능시 약 30%의 전력 개선이 기대된다는 사실을 밝히며, 7nm에 비해 더 빠르게 고수율 달성이 가능할 것이란 내용을 알려왔다. 또한 고성능 어플리케이션을 위한 N5P 노드는 2021년 진입할 계획으로, N5 노드에 비해 5% 이상의 성능 개선 또는 10%의 전력 감소가 기대된다.
또한 네 번째 기가팹이자 첫 번째 5nm 팹인 Fab 18에서 2020년 2분기 양산을 시작해 1년에 약 12인치 웨이퍼 약 1백만개 상당의 칩을 생산할 것으로 예상 중이다. N4 공정과 관련해서는 2021년 4분기 위험 생산(risk production)을 시작해 2022년 양산(high volume manufacturing)을 준비 중임을 알렸다.
TSMC에서 2022년 양산을 계획 중인 3nm 공정의 위함 생산을 2021년 중 시작해 2022년 하반기 양산을 계획 중이라며, 해당 공정은 5nm 공정의 풀 노드 스케일링을 통해 10% ~ 15%의 성능 개선, 25% ~ 30%의 전력 효율 개선 및 SRAM 밀도는 1.2배, 아날로그 밀도는 1.1배 증가를 비롯해 최대 밀도 개선 1.7배를 내다보고 있다.
3nm 공정은 여전히 핀팻 아키텍처가 사용되지만, 이후 미세 공정 개발을 위한 플랜도 공개했다.
세부 내용은 아직 확정되지 않았지만, 3nm를 뛰어넘는 미세공정 개발을 위해 TSMC는 나노시트와 나노와이어, 2D 트랜지스터, 카본 나노튜브, 신소재 개발 들을 고려 중이며, 0.46V로 동작하는 32Mb 나노시트 SRAM을 시연했다.
한편, TSMC는 CoWoS(Chip-on-Wafer-on-Substrate), InFO-R(Integrated Fan Out), COW(Chip on Wafer)와 같은 3D 패키징 기술의 포트폴리오를 갖추고 있으며, 이들을 3D 패키징 기술인 '3DFabric ' 브랜드로 통합해 고대역폭 메모리와 이기종 패키징으로 묶기 위한 특별한 IP로 활용한다는 방침이다. |
