SK하이닉스에서 차세대 DRAM과 낸드 플래시 관련 전력에 대해 밝혔다.
온라인으로 진행된 IEEE IRPS 기조 연설에서 이석희 CEO는 디지털 대전환(DT, Digital Transformation) 시대에는 △기술적 가치(Scaling Value) △사회적 가치(Social Value) △시대적 가치(Smart Value)가 반도체 기술 발전을 견인하게 될 것이라고 강조하며, 이를 실현하기 위해 분야별로 회사가 진행 중인 다양한 노력과 함께 신뢰성을 높이기 위한 방안을 발표했다.
이 중 기술적 가치(Scaling Value)와 관련, 핵심과제로 DRAM은 △패터닝(Patterning) 한계 극복 △Cell Capacitor 용량 확보 △저(低)저항 배선 기술 확보를, NAND는 △HARC(High Aspect Ratio Contact) Etch 기술 확보 △Cell Dielectric 특성 확보 △Film Stress 문제 해결을 꼽았다.
NAND 분야에서는 업계가 요구하는 고용량 기술을 실현하기 위해 높은 A/R(Aspect Ratio, 종횡비)을 구현할 수 있는 Etching(식각) 기술 확보에 집중하고, 전하를 효율적으로 저장하고 필요할 때 내보낼 수 있는 셀의 특성을 더 향상하기 위해 ALD(Atomic Layer Deposition) 기술을 도입하는 한편, 유전체 물질 혁신을 통해 전하를 일정량 이상 균일하게 유지하는 기술을 개발 중임을 알렸다.
또한 Film Stress 문제 해결을 위해 박막(Film)에 가해지는 기계적인 스트레스 레벨을 관리하는 동시에 Cell Oxide/Nitride(ON)8) 물질 최적화도 진행 중이며, 한정된 높이에 더 많은 Cell을 적층하면서 발생하는 Cell 간의 간섭 현상과 전하 손실(Charge Loss)을 개선하기 위해 isolated-CTN구조를 개발했다.
하이닉스측은 이러한 노력을 바탕으로 성공적인 플랫폼 혁신이 이뤄진다면 향후 DRAM 10nm 이하 공정 진입, NAND 600단 이상 적층도 가능하다고 전망했다.
한편, SK하이닉스는 지난 2019년 8월 플래시 메모리 서밋에서 2025년 500층, 2030년까지 800층 이상의 낸드 플래시 생산 계획을 공개하였으며, 이후 2020년 말 176층 낸드 플래시 개발 발표에 이어 2021년 양산 준비 중임을 알렸다. |
